Problème critique
Descriptif
Avec le décodeur variable, lorsque le numéro de vérification
les symboles et symboles par code entre les valeurs sont
similaire, par exemple, 5 et 6, l’interface Avalon-ST
sur le côté source échoue et la sop et le fait de eop s’entreposer.
Ce problème affecte tous les modèles de décodeur variable Verilog HDL.
La conception échoue dans la simulation.
Résolution
Pour éviter ce problème, créez un modèle de conception VHDL et utilisez le Testbench VHDL.
Ce problème sera résolu dans une version ultérieure du Reed-Solomon Compilateur.