ID de l'article: 000081413 Type de contenu: Dépannage Dernière révision: 01/06/2010

Pourquoi ai-je un décalage dans la vérification officielle alors qu’il existe des fonctions LVDS flexibles dans ma conception ?

Environnement

  • Vérification
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous disposez de fonctions LVDS flexibles dans votre Cyclone® ou dans votre conception Cyclone II, il est possible que vous obteniez un décalage dans la vérification officielle avec l’outil Cadence Conformal LEC. Le problème se produit lorsque le récepteur LVDS instantané dans la conception présente un facteur de déserialisation étrange.

    Le logiciel Quartus® II utilise une mégafunction altsyncram pour ces fonctions LVDS. Les mégafunctions altsyncram utilisées lors de la synthèse ne sont pas traitées comme des boîtes noirs pour la vérification officielle, ce qui se traduit par de nombreux registres dans le fichier de netlist de vérification officielle (*.vo) qui entraînent des décalages entre les netlists dorés et révisés du LEC Conformal.

    Pour éviter ce problème, utilisez les étapes suivantes pour créer une boîte noire pour l’entité altsyncram qui est déduite pour la fonction LVDS.

    1. Trouvez la fonction altsyncram correspondante dans la fenêtre Quartus II Project Navigator.<
    2. Ajoutez préserver la hiérarchie et les affectations en boîte noire pour chaque module. Par exemple, ces affectations créent les commandes Tcl suivantes dans le fichier de paramètres Quartus II (*.qsf) pour une conception contenant une fonction altsyncram appelée altsyncram_l7v :
    • set_instance_assignment -name PRESERVE_HIERARCHICAL_BOUNDARY FIRM -to | -entity altsyncram_l7v
    • set_instance_assignment -name EDA_FV_HIERARCHY BLACKBOX -to | -entity altsyncram_l7v
    • Recompilez la conception.

    Produits associés

    Cet article concerne 1 produits

    FPGA Cyclone®

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