Problème critique
Lors de l’utilisation du cœur IP Intel® Arria® 10, 10G Multi-rate Ethernet PHY — Lineside IP Core, il est possible que vous voyiez des violations de la synchronisation pour le transfert des données du module alt_mge16_phy_xcvr_term à l’émetteur-récepteur Native PHY sur le chemin de données TX.
Pour contourner ce problème, sur-limiter le chemin d’accès défectueux en ajoutant les contraintes de synchronisation suivantes dans le fichier de haut niveau de l’utilisateur à propos de La contrainte de conception de l’utilisateur (.sdc).
si {[chaîne égale « quartus_fit » $::TimeQuestInfo (nameofexeable)] } {
set_min_delay -de [get_registers*alt_mge16_phy_xcvr_term:*|*] à [get_registers *twentynm_xcvr_native:*|twentynm_pcs_*] 0.3 ns
}