ID de l'article: 000081395 Type de contenu: Dépannage Dernière révision: 14/10/2015

Pourquoi mon Intel® Arria® 10, Ethernet Multi-Rate 10G PHY - Ip de ligne échoue-t-il entre le MAC et le PHY sur le chemin de données TX ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lors de l’utilisation du cœur IP Intel® Arria® 10, 10G Multi-rate Ethernet PHY — Lineside IP Core, il est possible que vous voyiez des violations de la synchronisation pour le transfert des données du module alt_mge16_phy_xcvr_term à l’émetteur-récepteur Native PHY sur le chemin de données TX.

     

    Résolution

    Pour contourner ce problème, sur-limiter le chemin d’accès défectueux en ajoutant les contraintes de synchronisation suivantes dans le fichier de haut niveau de l’utilisateur à propos de La contrainte de conception de l’utilisateur (.sdc).

    si {[chaîne égale « quartus_fit » $::TimeQuestInfo (nameofexeable)] } {
    set_min_delay -de [get_registers*alt_mge16_phy_xcvr_term:*|*] à [get_registers *twentynm_xcvr_native:*|twentynm_pcs_*] 0.3 ns
    }

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 GX

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