ID de l'article: 000081391 Type de contenu: Dépannage Dernière révision: 27/08/2013

Quelle est la plage de tension d’entrée du récepteur LVDS des périphériques Stratix IV ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

La plage de tension d’entrée du récepteur LVDS pour les périphériques Stratix IV est les suivantes :

Lorsque Dmax > 700 Mbit/s, la tension d’entrée du LVDS est de 1,0 V <=VIN <=1,6 V.

Lorsque la tension d’entrée Dmax <= 700 Mbit/s, l’exigence de tension d’entrée de LVDS est de zéro V <=VIN <=1,85 V.

Produits associés

Cet article concerne 3 produits

FPGA Stratix® IV E
FPGA Stratix® II GT
FPGA Stratix® II GX

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