ID de l'article: 000081369 Type de contenu: Information et documentation de produit Dernière révision: 13/02/2006

Combien de temps faut-il pour mettre à jour ou reconfigurer les boucles PLL (Enhanced Phase Locked Loops) améliorées des périphériques Stratix en temps réel ?

Environnement

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Le port SCANCLK des PLLs, utilisé pour modifier les paramètres du compteur et des éléments de retard, peut être cadenagé jusqu’à 25 MHz. Une fois que tous les registres d’analyse seront chargés, le Stratix™ PLL sera mis à jour avec de nouveaux paramètres et recadendu dans un délai de 20 ms.

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    FPGA Stratix®

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