ID de l'article: 000081340 Type de contenu: Messages d'erreur Dernière révision: 08/10/2012

Avertissement critique : sortie de l’horloge PLL <pll instance="" name="">alimentation du cœur a une fréquence de sortie illégale de -0,1 MHz qui doit être inférieure à <frequency in="" mhz=""></frequency></pll>

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez cet avertissement critique lors de l’utilisation du compteur PLL en cascade dans la mégafunction ALTPLL.  La cascade de compteurs PLL permet de cascader deux compteurs de sortie PLL afin d’augmenter la valeur possible du diviseur.  L’horloge de sortie résultante peut avoir une très faible fréquence.

    En raison d’un bogue dans le logiciel Quartus® II, cet avertissement critique sera généré par erreur.  Vous pouvez ignorer cet avertissement en toute sécurité.

    Résolution

    Vérifiez que la fréquence de sortie de l’horloge PLL correspond à vos exigences de conception en affichant la section Utilisation PLL du rapport de compilation.

    Ce problème devrait être résolu dans une version ultérieure du logiciel Quartus II.

    Produits associés

    Cet article concerne 13 produits

    FPGA Arria® II GX
    Périphériques ASIC HardCopy™ III
    Périphériques ASIC HardCopy™ IV E
    Périphériques ASIC HardCopy™ IV GX
    FPGA Stratix® III
    FPGA Stratix® IV E
    FPGA Stratix® II GT
    FPGA Stratix® II GX
    FPGA Cyclone® III
    FPGA Cyclone® III LS
    FPGA Cyclone® IV E
    FPGA GX Cyclone® IV
    FPGA Arria® II GZ

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    Avertissement

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