Problème critique
Descriptif
Exécuter une simulation avec les résultats de Verilog HDL testbench dans un fichier summary_output.txt vide.
Ce problème affecte toutes les configurations DE HDL Verilog.
Vous ne pouvez pas utiliser le fichier summary_output.txt pour évaluer la fonctionnalité de la conception. Mais vous pouvez évaluer le fonctionnalité en regardant la forme d’ondes de simulation.
Résolution
Exécutez la simulation avec une conception VHDL et utilisez le testbench VHDL.
Ce problème sera résolu dans une prochaine version du Reed-Solomon Compilateur.