Pourquoi y a-t-il des marges de synchronisation négatives sur le chemin de synchronisation de l’horloge à l’ck (DQS ou DQS vs CK) pour une conception qui comprend le contrôleur hautes performances SDRAM DDR2 MegaCore ou ALTMEMPHY megafuncti...

Pour les conceptions Stratix® II implémentant le contrôleur hautes performances DDR2 MegaCore® de contrôleur SDRAM MegaCore® ou la mégafunction ALTMEMPHY qui utilisent des sorties PLL dédiées pour piloter des broches d’entrée d’horloge de mémoire externes, le logiciel Quartus® II peut signaler des marges de synchronisation négatives pour la synchronisation de la synchronisation à la relation de synchronisation DQS ou CK. La fonction utilise les sorties PLL lorsque l’option Utiliser des sorties PLL dédiées pour piloter l’option horloges mémoire est activée sur la page des paramètres PHY du Gestionnaire de plug-in MegaWizard®.

Le périphérique de mémoire externe nécessite que les signaux CK/CK# et DQS arrivent en même temps dans /- tDQSS. Les scripts de synchronisation mégafunction ALTMEMPHY vérifient que ces exigences sont respectées. Lorsque vous utilisez des sorties PLL dédiées pour générer les horloges de mémoire, les retards de coût total de possession sur les broches de sortie CK/CK# peuvent être plus petits que les retards de sortie de dQS. Cette différence de délai peut entraîner des violations du timing pour la relation de synchronisation DQS par rapport à CK.

Vous pouvez corriger ces violations de synchronisation en ajustant le paramètre de changement de phase sur le débit PLL utilisé pour les sorties CK/CK#. Dans les conceptions Stratix II ALTMEMPHY, le compteur de sortie c3 de la PLL génère les sorties CK/CK#. La procédure suivante décrit les étapes requises.

1. Calculez la moyenne des délais de configuration et de maintien signalés pour la relation de synchronisation DQS par rapport à CK.
2. Déterminez le changement de phase de PLL supplémentaire nécessaire pour équilibrer la configuration et garder le temps libre.
3. Utilisez le gestionnaire de plug-in MegaWizard pour modifier l’instance Megafunction ALTPLL _phy_alt_mem_phy_pll_sii.
4. Ajustez le paramètre de transfert de phase pour le débit du compteur PLL approprié en fonction de vos résultats de l’étape 2.
5. Densifier l’instance mégafunction PLL.
6. Recalculez la conception et vérifiez que tous les relâchements de synchronisation sont positifs.