ID de l'article: 000081250 Type de contenu: Dépannage Dernière révision: 18/11/2014

Pourquoi l’option Afficher les broches d’interface dure PCIe dans le planificateur de broches de la variante de périphérique Cyclone V GX (5CGXFC5C6U19A7) met-elle en surbrillance le PIN R16 (nPERST0) pour une IP dure PCIe située dans la ba...

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le Quartus® version 13.1 de la version 13.1 de la version 4 du logiciel II et plus tard, les « Broches d’interface dure PCIe » du Cyclone® V GX (5CGXFC5C6U19A7) montrent incorrectement que le PIN R16 (nPERSTL0) est associé à l’IP dure PCIe® située dans la banque d’émetteur-récepteur inférieur.

    Résolution

    L’emplacement correct des broches pour l’IP dure située dans la banque d’émetteur-récepteur inférieur est le PIN R17 (nPERSTL1)

    Ce problème est actuellement prévu pour être résolu dans une future version du logiciel Quartus II

    Produits associés

    Cet article concerne 1 produits

    FPGA Cyclone® V GX

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