ID de l'article: 000081248 Type de contenu: Dépannage Dernière révision: 15/12/2015

Pourquoi l’efficacité des contrôleurs mémoire dure Cyclone® V et Arria® V est-elle inférieure à celle prévue pour les conceptions à port unique ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’interface MPFE (Multi-Port Front End), utilisée avec le contrôleur mémoire dure pour les périphériques Arria® V et Cyclone® V, contient un que l’équilibrage de charge sur plusieurs ports. De plus, le MPFE accordera toujours l’accès à un port différent une fois qu’il aura terminé de desservir un port.

    Ce comportement signifie que lorsque le MPFE ne reçoit le trafic que sur un seul port, soit parce qu’aucun autre port n’a attente de transactions, soit parce qu’une variation de port unique est générée, le contrôleur implémente les écritures en 5 cycles d’horloge au lieu de 4 cycles d’horloge. Les lectures ne sont pas affectées.

    Ce comportement peut également être constaté dans les configurations MPFE multiports.

     

     

     

     

    Résolution

    Il n’y a pas de solution de contournement pour ce comportement.

    Produits associés

    Cet article concerne 11 produits

    FPGA Arria® V GX
    FPGA Cyclone® V GT
    FPGA Arria® V GT
    FPGA Arria® V GZ
    FPGA Cyclone® V E
    FPGA Cyclone® V GX
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX

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