ID de l'article: 000081226 Type de contenu: Messages d'erreur Dernière révision: 07/06/2013

Avertissement : le port OUTCLK de la PLL n’est pas correctement connecté sur <instance>. Le port d’horloge de sortie de la PLL doit être connecté. Infos : doit être connecté</instance>

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque vous compilez l’IP Ethernet Triple Speed (TSE) en mode LVDS pour Arria® périphériques V, vous obtenez les messages d’avertissement suivants pendant l’analyse et la synthèse : 

 

Avertissement : le port OUTCLK de la PLL n’est pas correctement connecté à . Le port d’horloge de sortie de la PLL doit être connecté.

Infos : doit être connecté

Résolution

La raison de cet avertissement est due à ALTLVDS_RX générer une horloge PLL lente, même si elle est en mode SOFT-CDR et que seule l’horloge DPA est utilisée.

L’avertissement indique simplement que le PLL d’horloge lente n’a pas de ventilateur.

 

Par conséquent, ce message d’avertissement peut être ignoré en toute sécurité.

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Arria® V
FPGA Arria® V GX

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Avertissement

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