ID de l'article: 000081166 Type de contenu: Dépannage Dernière révision: 11/09/2012

Dois-je synchroniser mon signal d’aclr FIFO avec mes signaux rdclk ou sdllk ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Pour les familles Stratix®, Cyclone® et antérieures, il n’y a pas de sensibilité à l’horloge de lecture (rdclk) sur l’aclr. Pour les familles de périphériques Stratix II, Cyclone II et plus récentes, la sensibilité rdclk sur l’aclr est supprimée à partir de la version 5.1 du logiciel Quartus® II.  Le dcfifo megafunction insère automatiquement un registre de synchronisation rdclk/aclr interne pour ces périphériques, à partir de la version 5.1.

Cependant, la mégafunction n’insère pas automatiquement un registre de synchronisation de l’horloge d’écriture interne (synchrolk) pour l’aclr, car cela peut affecter la latence en fonction de la synchronisation de l’aclr. Le Guide de l’utilisateur de FIFO Megafunctions à une et deux horloges (PDF) explique comment ajouter manuellement un registre de synchronisation entre aclr et esthlk.

Produits associés

Cet article concerne 2 produits

FPGA Cyclone® II
FPGA Stratix® II

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