ID de l'article: 000081158 Type de contenu: Dépannage Dernière révision: 11/09/2012

Existe-t-il des problèmes connus concernant la prise en charge de LVPECL pour les périphériques Stratix III dans les versions 7.2 SP3 et antérieures du logiciel Quartus II ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Oui, lorsque vous utilisez LVPECL sur une entrée d’horloge dédiée sur une banque d’E/S de ligne, les versions 7.2 SP3 du logiciel Quartus® II et versions antérieures permettent incorrectement d’attribuer des normes d’E/S 3.0V et 3,3 V aux broches de sortie sur la même banque que l’entrée d’horloge LVPECL.

Lorsque vous utilisez LVPECL sur une broche d’entrée d’horloge dédiée située sur une banque de ligne dans Stratix® périphériques III, VCCPD doit être connecté à 2,5 V. Lorsque le VCCPD est connecté à 2,5 V, la banque d’E/S ne peut prendre en charge que les opérations de sortie pour des tensions inférieures ou égales à 2,5 V.

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.

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FPGA Stratix® III

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