ID de l'article: 000081156 Type de contenu: Dépannage Dernière révision: 10/08/2015

Les BAR doivent être désactivés lors de l’utilisation du port racine

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Vous verrez ce message si vous avez activé des registres d’adresses de base (BAR) pour le Avalon mappé de mémoire (Avalon-MM) du Altera® cœur IP dur pour PCI Express® avec le type de port défini sur le point d’extrémité natif, puis passez au port racine de type port.

Par exemple :

1) Activer BAR0 (non pré-inféchable 32 bits)
2) Activer BAR1 (non pré-inféchable 32 bits)
3) Changez le type de port du point d’extrémité natif au port Root

Résolution

Pour contourner ce problème :

Sélectionnez à nouveau le type d’extrémité, désactivez tous les BAR, puis sélectionnez à nouveau le type de port racine.

Ce comportement n’est pas prévu pour être modifié dans une version ultérieure du logiciel Quartus® II.

Produits associés

Cet article concerne 17 produits

FPGA Arria® V GX
FPGA Intel® Arria® 10 GX
FPGA Cyclone® V GT
FPGA Arria® V GT
FPGA SoC Intel® Arria® 10 GX
FPGA Arria® V GZ
FPGA Intel® Arria® 10 GT
FPGA Cyclone® V GX
FPGA SoC Arria® V ST
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V SE
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SX
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX

1

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.