ID de l'article: 000081096 Type de contenu: Dépannage Dernière révision: 13/02/2006

Si plusieurs cas de mon fichier de conception Verilog HDL sont répertoriés sur une ligne unique d’une instruction de cas, seul le premier cas semble être mis en œuvre dans la conception synthétisée. Pourquoi?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Le MAX PLUS® Le logiciel II ne prend pas en charge plusieurs cas écrits sur une ligne d’une instruction de cas dans les conceptions Verilog HDL.

Par exemple, le code suivant implémente uniquement le premier cas, en supprimant le deuxième :

case(a)
  2'b00, 2'b11:  b <= 1;
  default:  b <= 0;
endcase

Pour éviter ce problème, vous devez attribuer chaque cas sur une ligne séparée :

case(a)
  2'b00: b <= 1;
  2'b11: b <= 1;
  default: b <= 0;
endcase

Ce problème a été résolu dans les versions 9.2 et supérieures du logiciel MAX PLUS II.

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