Oui, il est possible d’utiliser l’analyseur logique SignalTap® II dans Stratix® V, Arria® V ou Cyclone® série V qui ont la clé de sécurité de conception programmée et le bit de protection inviolable défini.
L’activation du bit de protection inviolable place le périphérique en mode sécurisé JTAG lors de la mise sous alimentation. En mode sécurisé JTAG, de nombreuses instructions JTAG sont désactivées, ce qui empêchait l’utilisation de SignalTap. Cependant, l’émission de l’instruction UNLOCK JTAG peut désactiver ce mode, ce qui permet d’utiliser SignalTap. Cette instruction ne peut être exécutée qu’à l’aide du cœur.
Pour utiliser SignalTap avec ces périphériques, suivez les étapes ci-dessous.
Notez tout d’abord que vous aurez besoin de deux conceptions différentes, l’une qui émet la commande UNLOCK JTAG comme décrit dans AN556 : Utiliser les fonctionnalités de sécurité de la conception dans Altera FPGAs (PDF) et une autre conception qui instantanéise SignalTap.
Notez également que, comme la configuration sur JTAG est désactivée lorsque le bit de protection inviolable est activé, le périphérique doit être configuré à l’aide d’un flux binaire chiffré pour les deux de ces conceptions sur les modes de configuration série passive (PS), série active (AS) ou en parallèle passif rapide (FPP).
1. Configurez le périphérique avec la conception chiffrée qui émet la commande UNLOCK JTAG via le cœur.
2. Ne mettez pas le périphérique sous tension après avoir publié la commande UNLOCK JTAG.
3. Reconfigurez le périphérique avec la conception chiffrée qui possède l’instance SignalTap.
4. Utilisez SignalTap comme normal.
5. Pour remettre le périphérique dans l’état LOCK, mettez simplement le périphérique sous tension.