Les versions 7.0 et antérieures du logiciel Quartus® II peuvent générer ce message d’avertissement si vous utilisez une variable pour contrôler une boucle dans Verilog HDL comme dans l’exemple suivant :
if ( !rst_n )
begin
for ( i = 0; i < depth; i = i 1)
mem[i] = {width{1'b0}} ;
end
Ce problème est résolu à partir du logiciel Quartus II version 7.1.
Dans l’exemple ci-dessus, les versions 7.0 et antérieures du logiciel Quartus II délivrent l’avertissement concernant une variable de boucle temporaire qui n’est pas un signal dans la conception finale. Dans l’exemple, la variable « i » est utilisée pour le looping, qui est initialisée avant le début de la boucle dans le code Verilog, mais elle n’est pas utilisée dans le reste du code. Le logiciel synthétise un loquet pour cette variable temporaire. Dans la netlist de conception finale, le loquet ne pilote pas la logique, il est donc supprimé. Cependant, le logiciel émet l’avertissement de loquet déduit avant qu’il supprime les signaux sans ventilateur.
Sauf si vous reportez à la variable en dehors de la construction toujours, la synthèse logicielle de Quartus II supprime le loquet, et vous pouvez ignorer l’avertissement.