ID de l'article: 000081004 Type de contenu: Dépannage Dernière révision: 27/08/2013

Y a-t-il un problème avec le comportement du signal « rx_dpa_locked » dans la simulation au niveau de la porte Modelsim avec le logiciel Quartus II version 9.1 ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Oui, si vous activez la fonction de calibrage PLL dans les altlvds MegaWizard™ pour les périphériques Stratix® III de Quartus® II version 9.1 du logiciel, le signal « rx_dpa_locked » peut ne jamais atteindre un « sommet » dans la simulation au niveau de la porte Modelsim. Cela n’est pas représentatif du comportement réel des appareils.

    Résolution

    Ce problème est résolu dans la version 10.0 du logiciel Quartus II.

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    FPGA Stratix® III

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