Certaines adresses de registre des cœurs IP 40-100 GbE à faible latence ne correspondent pas au guide de l’utilisateur

Plusieurs registres dans le cœur IP 40-100GbE à faible latence sont disponibles aux adresses réelles qui ne correspondent pas aux adresses documentées dans le MAC Ethernet 40 et 100 Gbit/s à faible latence et PHY MegaCore Guide de l’utilisateur de la fonction.

Emplacement réel du registre du module de statistiques TX TXSTAT_NAME_2 est 0x84E

Emplacement réel du registre du module de statistiques RX RXSTAT_NAME_2 est 0x94E

Emplacement réel du registre du module PTP TX_PTP_CLK_PERIOD est 0xA01

Emplacement réel du registre du module PTP TX_PTP_TOD est 0xA02 à 0xA04

L’emplacement réel du module PTP TX_PTP_STATUS est 0xA05

L’emplacement réel du module PTP RX_TP_CLK_PERIOD est 0xB01

Pour contourner ce problème, utilisez les adresses réelles indiquées dans cet erratum pour accéder à ces registres. Certaines d’entre elles sont réelles les emplacements sont documentés pour tenir des registres de scratch ou la variation du cœur IP chaînes d’identification. Tant que ce problème n’est pas résolu, n’utilisez pas ces emplacements indiqués aux fins indiquées dans le guide de l’utilisateur.

Ce problème est résolu dans la version 14.0 de la faible latence 40- et la fonction MAC et PHY MegaCore Ethernet 100 Gbit/s.