ID de l'article: 000080968 Type de contenu: Dépannage Dernière révision: 11/09/2012

Que deviennent les p_clk, les core_clk_out et la largeur d’interface Avalon lorsque les trains descendants pcIe de base ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le cœur PCI Express® fonctionne toujours comme spécifié dans la configuration d’origine. La largeur d’interface core_clk_out et Avalon® reste inchangée.

Par exemple, en supposant que le noyau PCIe dur IP est configuré en Gen2x8, avec pclk=500 MHz, core_clk_out=250 MHz, et Avalon largeur = 128. S’il est down-entraîné à Gen1x1, il fonctionnera en paramètres Gen1 avec pclk=250 MHz, core_clk_out=250 MHz, et Avalon largeur = 128.

 

Résolution

La description ci-dessus s’applique à la fois à l’IP dure et à l’IP soft.

 

 

 

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