ID de l'article: 000080963 Type de contenu: Messages d'erreur Dernière révision: 30/10/2017

avertissement (19049) que la commande derive_pll_clocks n’est pas prise en charge dans cette famille

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Cet avertissement peut apparaître dans le logiciel Quartus® 17.0 et versions ultérieures lorsque votre projet Stratix 10 contient derive_pll_clocks contrainte SDC.

Résolution

Pour éviter cet avertissement, vous pouvez supprimer cette contrainte du fichier SDC. Le projet utilisant Stratix périphérique 10 peut automatiquement utiliser des horloges pll.

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Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Stratix® 10

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