ID de l'article: 000080958 Type de contenu: Dépannage Dernière révision: 31/07/2017

Pourquoi les 10 horloges de sortie IOPLL Intel® Arria® sont-elles alignées sur le bord descendant et non sur le bord montant de l’horloge de référence ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison du problème rencontré dans le logiciel Quartus® Prime, le modèle de simulation IOPLL affichera le bord de l’horloge de sortie aligné sur le bord descendant de l’horloge de référence, et non le bord montant de l’horloge de référence.

    Résolution

    Ce n’est pas le comportement que vous verriez dans le silicium. Il s’agit d’un bogue dans le modèle de simulation qui n’affecte pas le matériel. Le TimeQuest analysera la synchronisation par rapport au bord montant de l’horloge de référence.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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