Arria® les périphériques GX II utilisent le même schéma de connexion que les périphériques Stratix® IV GX pour le ALTVDS_RX et ALTLVDS_TX mégafunctions lors de l’utilisation du mode PLL externe. Vous pouvez vous référer à l’interface LVDS avec la section Activée option PLL externe d’utilisation dans Interfaces DPA et interfaces DPA différentielles à haut débit dans les périphériques Stratix IV (PDF)pour obtenir des instructions.
Remarque : l’exemple de changement de phase utilisé dans cette section suppose que l’horloge et les données sont en périphérie alignées aux broches du FPGA. Pour les autres relations d’horloge, Altera recommande de créer le ALTLVDS_TX et de ALTLVDS_RX mégafunction initialement sans utiliser l’option PLL externe. Réglez les changements de phase dont vous avez besoin dans la mégafunction correspondante, puis notez les paramètres de changement de phase et de cycle d’utilisation des trois horloges de sortie PLL dans le rapport de compilation logicielle Quartus® II - Fitter - Section de ressources - Utilisation de la PLL. Une fois que vous avez le bon changement de phase et les paramètres du cycle d’utilisation pour votre paramétrage, vous pouvez implémenter le mode PLL externe dans votre conception et entrer dans la valeur du changement de phase et du cycle d’utilisation pour chaque horloge de sortie en fonction des valeurs que vous avez précédemment indiquées dans le rapport d’utilisation de la PLL.