Cette erreur se produit dans le logiciel ModelSim® pour les conceptions VHDL. (Des erreurs similaires peuvent se produire dans d’autres outils de simulation EDA).
Lorsque le logiciel Quartus® II génère une liste de netlist au niveau de la grille VHDL pour des outils de simulation tiers(*.vho)pour une conception qui contient toute solution de débogage sur puce utilisant le port JTAG (tel que l’analyseur logique SignalTap® II ou un fabricant SOPC Builder JTAG UART), la liste netlist contient les ports JTAG suivants :
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_ntrst
- altera_reserved_tdo
L’erreur se produit lorsque vous simulez une entité de haut niveau avec un testbench dans un outil de simulation tiers si vous ne spécifiez pas ces ports JTAG dans la déclaration et l’instaniation des composants de haut niveau.
Pour éviter ce problème, veuillez spécifier les ports JTAG dans la déclaration des composants et l’instanciation de l’entité dans votre testbench, comme indiqué ci-dessous :
COMPONENT <entity name>
PORT (
altera_reserved_tms : IN std_logic;
altera_reserved_tck : IN std_logic;
altera_reserved_tdi : IN std_logic;
altera_reserved_ntrst : IN std_logic;
altera_reserved_tdo : OUT std_logic;
...
);
Vous pouvez définir ces altera_reserved broches * à un niveau logique 0 dans votre testbench comme suit, car vous ne pilotez pas de données sur ces ports pendant la simulation.
<instance name> : <entity name>
PORT MAP (
altera_reserved_tms => '0',
altera_reserved_tck => '0',
altera_reserved_tdi => '0',
altera_reserved_ntrst => '0',
altera_reserved_tdo => tdo,
...
);