ID de l'article: 000080886 Type de contenu: Dépannage Dernière révision: 18/08/2012

Limitations de la prise en charge d’un contrôleur mémoire dure DDR3 400 MHz avec interfaces MPFE ciblant Cyclone les périphériques V

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits DDR3.

    Les limitations suivantes existent pour la prise en charge de la mémoire DDR3 400 MHz interfaces de mémoire dure avec front end multiport, ciblant Cyclone Périphériques V :

    Problème 1 :

    Il est possible que le test matériel utilisant la conception de l’exemple échoue même si aucune violation du timing n’est signalée dans TimeQuest.

    Problème 2 :

    Avalon largeurs de données supérieures à 64 bits ne sont pas prises en charge.

    Problème 3 :

    Le bon fonctionnement du port Avalon unidirectionnel n’a pas ont été vérifiés.

    Résolution

    Les solutions suivantes s’appliquent à ces problèmes :

    Problème 1 :

    Configuration et maintien de la marge de synchronisation pour les transferts entre la mémoire dure il est possible que la logique du contrôleur et du cœur ne soit pas équilibrée. Utilisez set_min_delay contrainte d’augmenter la marge de temps de conservation pour les transferts entre le contrôleur de mémoire dure et la logique du cœur.

    Ce problème sera résolu dans une version ultérieure.

    Problème 2 :

    Utilisez Avalon largeur de données de 32 bits ou 64 bits.

    Les largeurs de données de 128 et 256 bits seront prises en charge ultérieurement Version.

    Problème 3 :

    Il n’y a pas de solution à ce problème.

    Le fonctionnement des ports Avalon unidirectionnels sera vérifié dans une version ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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