ID de l'article: 000080876 Type de contenu: Dépannage Dernière révision: 19/03/2014

Pourquoi le timing ne se comble-t-il pas dans mon IP dur Stratix V pour PCI Express sur Quartus 13.1 ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Il est possible que la synchronisation ne se ferme pas dans l’IP dure V Stratix® pour PCI® Express, car les contraintes ne sont pas présentes sur les horloges internes qui sont dans des domaines distincts.
    Résolution

    Les contraintes manquantes peuvent être ajoutées à votre fichier de haut niveau de la contrainte de conception De l’est de l’Image de l’image(sdc)comme ci-dessous :

    set_false_path -de [get_clocks {reconfig_xcvr_clk}] à [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path -de [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}] à [get_clocks {reconfig_xcvr_clk}]

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    Cet article concerne 3 produits

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS

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