ID de l'article: 000080870 Type de contenu: Dépannage Dernière révision: 29/04/2019

Pourquoi la simulation de l’exemple de conception n’est-elle pas réalisée pour L’IP dure E-Tile pour Ethernet Intel® Stratix® 10 FPGA variante IP lors de la sélection des options « AN/LT » et « PCS_only » ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP hard IP E-tile pour Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 19.1 du logiciel Intel® Quartus® Prime et versions antérieures, le testbench de conception de l’IP dure E-Tile pour Ethernet Intel® Stratix® 10 FPGA variante IP avec les options «AN/LT» et «PCS_only» sélectionnées ne s’effectuera pas.

    Résolution

    Pour contourner ce problème, suivez les étapes suivantes :

    1.) Naviguez jusqu’au répertoire alt_ehip3_0_example_design/example_testbench

    2.) Ouvrez le fichier « basic_avl_tb_top.sv »

    3.) Modifier la ligne 461 à partir de :

    #5000 i_reconfig_clk = ~i_reconfig_clk ;

    À:

    #500 i_reconfig_clk = ~i_reconfig_clk ;

    4.) Simulation de rediffusion

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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