ID de l'article: 000080867 Type de contenu: Dépannage Dernière révision: 08/07/2019

Lors de l’utilisation de l’IP dure E-tile pour Intel® FPGA IP Ethernet en 100GE ou 1 à 4 10GE/25GE avec la variante optionnelle de cœur ETHERNET et 1588 PTP avec PTP activée, pourquoi le fitter échoue-t-il si l’utilisation de la restriction...

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP hard IP E-tile pour Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition version 19.1, l’IP dur E-tile pour Intel® FPGA IP Ethernet en 100GE ou 1 à 4 10GE/25GE avec la variante en option DUSEC et du cœur PTP 1588 avec PTP activée ne peut pas passer la compilation du fitter si vous utilisez EHIP 1/3 comme restriction de placement du canal.

Résolution

Pour contourner cette erreur, utilisez EHIP 0/2 au lieu de EHIP 1/3 comme restriction de placement du canal.

Ce problème a été résolu à partir de la version v19.2 du logiciel Intel® Quartus® Prime Pro Edition.

Produits associés

Cet article concerne 3 produits

FPGA et FPGA SoC Intel® Agilex™ 7
FPGA Intel® Stratix® 10 MX
FPGA Intel® Stratix® 10 TX

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