ID de l'article: 000080866 Type de contenu: Dépannage Dernière révision: 17/07/2019

Erreurs de simulation Riviera* de l’interface Stratix® 10 Avalon® Streaming and Single Root I/O Virtualization (SRIOV) pour l’IP des solutions PCI Express*.

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec l’outil de simulation ALDEC* Riviera*, l’erreur suivante ou une erreur similaire s’affiche lors de la simulation de l’interface Stratix® 10 Avalon® Streaming and Single Root I/O Virtualization (SRIOV) pour l’IP des solutions PCI Express*.

    ALOG : Erreur : VCP2950 SEG_WIDTH*2 n’est pas un côté droit valide de defparam.

    Résolution

    Aucune solution de contournement n’est disponible lors de l’utilisation de l’outil de simulation ALDEC* Riviera*. Ce problème n’apparaît pas avec les autres simulateurs pris en charge.

    Ce problème a été signalé à ALDEC*.

    Produits associés

    Cet article concerne 5 produits

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX
    FPGA et FPGA SoC Intel® Stratix® 10

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