ID de l'article: 000080855 Type de contenu: Dépannage Dernière révision: 23/01/2020

Pourquoi la latence du registre de l’état du contrôle (CSR) est-elle irrégulière pendant les lectures entrelacées dos à dos entre TX et RX statistics counter dans le Intel® FPGA IP Ethernet à trois vitesses fonctionnant en mode de vitesse 1...

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

En raison d’un problème dans les versions 19.1 et 19.2 du logiciel Intel® Quartus® Prime, une latence de la RSR irrégulière sera observée lors des lectures recoupées entre les compteurs de statistiques TX et RX dans le Intel® FPGA IP Ethernet triple vitesse fonctionnant en mode vitesse 10 Mbit/s.

Résolution

Pour contourner ce problème, ajoutez un intervalle de plus de 1 300 ns entre tout compteur de statistiques Tx Path lus sur le compteur de statistiques Rx Path.

 

Ce problème a été résolu à partir de la version 19.3 du logiciel Intel® Quartus® Prime Pro.

Produits associés

Cet article concerne 3 produits

FPGA Intel® Cyclone® 10 GX
FPGA et FPGA SoC Intel® Arria® 10
FPGA et FPGA SoC Intel® Stratix® 10

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.