En raison d’un problème avec la version 19.1 du Intel® Quartus® Prime Pro, il est possible que vous rencontriez l’avertissement critique ci-dessus lors de l’utilisation du Intel® FPGA IP Ethernet à trois vitesses avec la conception des E/S LVDS en cas de terminaison d’entrée par défaut
de l’horloge de référence LVDS est écrasée par l’utilisation de la affectation QSF suivante ou par l’intermédiaire de l’éditeur de affectation.
set_instance_assignment nom INPUT_TERMINATION DÉSACTIVÉ À ref_clk
Pour contourner ce problème, supprimez la ligne suivante du fichier QIP du Intel® FPGA IP Ethernet à trois vitesses lorsqu’il est nécessaire de remplacer la terminaison d’entrée par défaut du paramètre d’horloge de référence LVDS.
set_instance_assignment -entité « » -bibliothèque « altera_lvds_core14_191 » -nom INPUT_TERMINATION DIFFERENTIAL -à inclock