ID de l'article: 000080848 Type de contenu: Messages d'erreur Dernière révision: 01/04/2020

Avertissement critique (16643) : trouvé INPUT_TERMINATION affectations trouvées pour une broche « ref_clk » ayant plusieurs valeurs. Utiliser la valeur : « OFF »

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP Ethernet à triple vitesse
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème avec la version 19.1 du Intel® Quartus® Prime Pro, il est possible que vous rencontriez l’avertissement critique ci-dessus lors de l’utilisation du Intel® FPGA IP Ethernet à trois vitesses avec la conception des E/S LVDS en cas de terminaison d’entrée par défaut
de l’horloge de référence LVDS est écrasée par l’utilisation de la affectation QSF suivante ou par l’intermédiaire de l’éditeur de affectation.

set_instance_assignment nom INPUT_TERMINATION DÉSACTIVÉ À ref_clk

Résolution

Pour contourner ce problème, supprimez la ligne suivante du fichier QIP du Intel® FPGA IP Ethernet à trois vitesses lorsqu’il est nécessaire de remplacer la terminaison d’entrée par défaut du paramètre d’horloge de référence LVDS.

set_instance_assignment -entité «  » -bibliothèque « altera_lvds_core14_191 » -nom INPUT_TERMINATION DIFFERENTIAL -à inclock

Produits associés

Cet article concerne 10 produits

FPGA SoC Intel® Stratix® 10 GX
FPGA Intel® Stratix® 10 DX
FPGA SoC Intel® Arria® 10 GX
FPGA Intel® Stratix® 10 GX
FPGA Intel® Cyclone® 10 GX
FPGA Intel® Arria® 10 GT
FPGA Intel® Cyclone® 10 LP
FPGA Intel® Arria® 10 GX
FPGA Intel® Stratix® 10 MX
FPGA Intel® Stratix® 10 TX

1

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.