ID de l'article: 000080831 Type de contenu: Dépannage Dernière révision: 16/08/2021

Pourquoi les erreurs PCIe* non fatales sont-elle enregistrées dans Advanced Error Reporting (AER) lors de l’utilisation de la Intel® FPGA P-Tile/H-Tile , du streaming Avalon® et de la mémoire Avalon® ip mappée pour PCI Express* ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP for PCI Express
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Les Intel® FPGA IP de streaming P-Tile/H-Tile Avalon® pour PCI Express* et la mémoire P-Tile/H-Tile Avalon® mise en Intel® FPGA IP pour PCI Express* implémente une fonctionnalité optionnelle d’interprétation alternative du routage-ID (ARI) lorsque les fonctionnalités de virtualisation multi-fonction ou de virtualisation des E/S à racine unique (SR-IOV) sont activées. La fonctionnalité ARI comprend un champ appelé numéro de fonction suivant pour aider le BIOS hôte à réaliser le processus d’énumération. Lorsque l’ARI est activé et que le nombre de fonctions physiques est inférieur à 8 pour P-Tile ou à 4 pour la vignette H, le numéro de fonction suivant indique incorrectement une valeur de PF 1.

     

    En conséquence, les bits d’état d’erreur suivants dans le point d’extrémité peuvent être définis si AER est activé, car le port racine émet une demande de configuration au PF non existant pointé vers le numéro de fonction suivant incorrect :

    • Erreur correctable détectée (Registre de l’état du périphérique)
    • Demande de détection non pris en compte (Registre de l’état des périphériques)
    • État d’erreur non fatal avis (Registre de l’état de l’erreur correctable)
    • État d’erreur de demande non pris en compte (Registre de l’état d’erreur non corrélable)
      • N’est défini que si le bit de masque d’erreur non fatal avis est défini sur « 0 » (Registre du masque d’erreur correctable)

     

    Un message ERR_COR sera envoyé au port racine si l’AER est activé en paramétrant les bits suivants ci-dessous :

    • Le masque d’erreur non fatal avis est défini sur « 0 » (Registre du masque d’erreur correctable)
    • L’activation de la création de rapports d’erreurs correctibles est définie sur « 1 » (Registre du contrôle des périphériques)
    • L’activation de la création de rapports de demande non pris en charge est réglée sur « 1 » (Registre du contrôle des périphériques)

     

    Dans le port racine, le bit suivant est défini si l’exécution d’une demande non pris en charge est reçue

    • Maître réhistent reçu (Registre des statuts secondaires)

     

    De plus, dans le port racine, le bit suivant est défini si ERR_COR est reçu et l’AER est activé

    • ERR_COR reçue (Registre de l’état de l’erreur racine)
    Résolution

    Pour les Intel® FPGA IP de streaming P-Tile/H-Tile Avalon® pour PCI Express* et pour la mémoire Avalon® P-Tile/H-Tile Intel® FPGA IP pour PCI Express*, les logiciels peuvent ignorer les erreurs détectées chaque fois que l’énumération est effectuée. Si les bits d’état d’erreur suivants sont définis dans le point d’extrémité après l’énumération, il est sûr que le logiciel les ignore :

    • Erreur correctable détectée (Registre de l’état du périphérique)
    • Demande de détection non pris en compte (Registre de l’état des périphériques)
    • État d’erreur non fatal avis (Registre de l’état de l’erreur correctable)
    • État d’erreur de demande non pris en compte (Registre de l’état d’erreur non corrélable)
      • Ce n’est que si le bit de masque d’erreur non fatal avis (Registre correcteur du masque d’erreur) est réglé sur « 0 »

     

    Pour plus de simplicité, la solution de contournement peut être effectuée dans l’ordre suivant

    1. Une fois l’énumération terminée, effacez les registres d’erreur ci-dessous (tous les bits de manière très nette) pour toutes les fonctions de point d’extrémité PCIe
      1. Registre de l’état de l’appareil
      2. Registre de l’état d’erreur correctable
      3. Registre des erreurs non corrélables
    2. Effacez les registres d’erreur ci-dessous (tous les bits de manière très nette) sur le port racine PCIe lié aux fonctions du point d’extrémité PCIe ci-dessus
      1. Registre des statuts secondaires
      2. Registre de l’état de l’erreur racine
    3. Répétez l’étape 1 et l’étape 2 pour chaque processus d’énumération PCI.

     

    Si l’exécution de l’interrogation des erreurs est effectuée, les bits « Correctionable Error Detected », « Unesupported Request Detect », « Advisory Non-Fatal Error Status » et « Unsupported Request Error Status » (État d’erreur de demande non pris en charge) peuvent être vérifiés par le logiciel de sondage pour différencier ce problème d’autres erreurs de fiabilité. Si seulement ces 4 bits sont configurés, nous pouvons considérer que les erreurs se trouvant sur les terminaux sont liées au Intel® FPGA IP de streaming P-Tile/H-Tile Avalon® pour PCI Express* ou les Avalon® de mémoire P-Tile Avalon® de mémoire mis en Intel® FPGA IP pour le problème PCI Express* et il est approprié de procéder pour effacer les bits d’état d’erreur indiqués à l’étape 1 et à l’étape 2 ci-dessus.

     

    Pour P-Tile, la logique de l’utilisateur peut utiliser l’interface d’interception de configuration (CII) pour faire de la publicité correcte sur le numéro de fonction suivant de l’IA lorsqu’une lecture de configuration est publiée par le port racine.

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    Intel® Stratix® 10 FPGAs and SoC FPGAs

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