ID de l'article: 000080828 Type de contenu: Dépannage Dernière révision: 16/03/2021

Pourquoi les bits stables et valides de résolution dans le registre d’état de la Intel® FPGA IP d’entrée vidéo cadencée II sont-ils bloqués à 0 ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour entrée vidéo synchronisée II (compatible 4K)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec le Intel® FPGA IP d’entrée vidéo cadencée II (compatible 4K) dans Intel® Quartus® logiciel Prime version 17.0, vous pouvez observer le problème ci-dessus si vous utilisez le mode de synchronisation intégré.

    Résolution

    Il n’existe aucune solution de contournement à ce problème.

    Produits associés

    Cet article concerne 8 produits

    FPGA Cyclone® IV
    FPGA Stratix® V
    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Intel® Arria® 10
    FPGA Intel® Cyclone® 10 LP
    FPGA et FPGA SoC Arria® V
    FPGA Stratix® IV
    FPGA Arria® II

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