ID de l'article: 000080815 Type de contenu: Messages d'erreur Dernière révision: 15/10/2018

Erreur(129001) : Le CLK du port d’entrée sur atom « fr_out_data_ddio », qui est une primitive twentynm_ddio_out, n’est pas légalement connecté et/ou configuré

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP GPIO
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème, le logiciel Quartus® Prime Pro Edition version 18.0 mise à jour 1, ce message d’erreur peut apparaître dans une conception qui inclut une instance GPIO Intel® FPGA IP. Ce problème se produit lorsque le signal d’horloge pour l’IP est connecté à une source d’horloge qui est généré à partir d’un module défini comme une base de données netlist.

Le problème se produit car le logiciel est incapable de valider l’origine de l’horloge source lorsqu’elle provient d’une netlist importée sur la partition racine de la conception.

Résolution

Pour contourner ce problème, créez une partition de conception pour la base de données de netlist importée afin de passer le contrôle de légalité pour les instances IP GPIO.

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