ID de l'article: 000080801 Type de contenu: Dépannage Dernière révision: 30/04/2018

Pourquoi la ram à port unique Intel® Stratix® 10 s’affiche-t-elle ne se souciant pas de la valeur au lieu des anciennes données à lire en écriture ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP RAM 1-PORT
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 17.1 et antérieure du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez constater un comportement incorrect lors d’une simulation en écriture sur une ram à port unique Intel® Stratix® 10 FPGA possédant les paramètres suivants :

    altera_syncram_component.intended_device_family = « Stratix 10 »

    altera_syncram_component.operation_mode = « SINGLE_PORT »

    altera_syncram_component.read_during_write_mode_port_a = « OLD_DATA »

    altera_syncram_component.ram_block_type = « M20K »

     

    Il ne s’agit que d’un problème de simulation, vous ne le verrez pas sur le matériel.

    Résolution

    Pour contourner ce problème, exécutez la simulation post-synthèse ou post-fit netlist au lieu de la simulation fonctionnelle.

    Ce problème est résolu à partir de la version 18.1.1.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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