Dans la version 18.0 de la version 1 du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez voir ce message d’erreur lors de la compilation d’une conception Intel Stratix® 10 avec des PLL en cascade. Ce message d’erreur est nouveau dans la version 18.0 Mise à jour 1 et est le résultat d’une nouvelle vérification de légalité visant à empêcher le calibrage des PLL en aval lorsque la PLL amont a échoué le calibrage.
Erreur (20181) L’entrée permit_cal de la PLL n’est pas connectée correctement. Le port permit_cal de PLL IOPLL aval doit être exporté à l’aide de l’éditeur de paramètres IP IOPLL et connecté à la sortie verrouillée de l’IOPLL amont < PLL amont>
Pour éviter cette erreur, assurez-vous que le port d’entrée « permit_cal » de la PLL en aval est exposé en vérifiant « Connect to an amont PLL through Core Clock Network Cascading (créer un signal d’entrée permit_cal) » dans le gui de l’éditeur de paramètres de la PLL et ce port est connecté au port bloqué de la PLL amont.