ID de l'article: 000080733 Type de contenu: Dépannage Dernière révision: 04/07/2016

Violation du timing pour la conception displayport Arria 10

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lorsque vous exécutez la conception DisplayPort pour Arria 10 périphériques, il est possible que la conception violation du timing sur le rx_restart signal. Ce signal est cadenagé comme rx_std_clkout dans le cœur IP DisplayPort, mais se connecte à la réinitialisation broche dans le contrôleur de réinitialisation exécuté sur l’horloge Avalon memory-mapped (Avalon-MM) Domaine.

    Résolution

    Pour contourner ce problème, ajoutez une synchronisation de réinitialisation pour le rx_restart signal au niveau supérieur avant de vous connecter à la réinitialisation Contrôleur.

    Ce problème est résolu dans la version 15.1 Mise à jour 1 du cœur IP DisplayPort.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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