Problème critique
Ce problème affecte les produits DDR2 et DDR3.
Pour les périphériques Arria V et Cyclone V, vous devez modifier le résultat Code RTL si vous souhaitez connecter une interface dure sur le dessus de la périphérique dont l’un est en bas.
La solution à ce problème est la suivante :
La broche d’E/S pll_ref_clk ne peut pas se rendre aux deux
les PLL supérieurs et inférieurs ; par conséquent, il est nécessaire d’acheminer le
E/S via le réseau GCLK et débit de ventilateur vers les deux LP.
Ajoutez les lignes suivantes à votre fichier RTL :
wire global_pll_ref_clk;
altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1)
) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));
Remplacez le signal d’entrée pll_ref_clk dans vos hmi0 hmi1 instantiations
avec global_pll_ref_clk .
Ce problème sera résolu dans une version ultérieure.