ID de l'article: 000080722 Type de contenu: Dépannage Dernière révision: 17/10/2011

Le fitter ne place pas les PLL et les erreurs se produisent lorsque le mode de fonctionnement de la mémoire tampon à aucun délai est utilisé pour Stratix V

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Si vous utilisez le mode de fonctionnement de la mémoire tampon à zéro retard, le Fitter ne peut pas placer de LP et générer des messages semblables à ce qui suit :

    Error: Could not place pin .

    Résolution

    Placez manuellement le nœud de sortie de l’horloge externe à un emplacement Affectation. L’emplacement dépend de l’emplacement PLL et de la cible Appareil.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.