ID de l'article: 000080722 Type de contenu: Dépannage Dernière révision: 17/10/2011

Le fitter ne place pas les PLL et les erreurs se produisent lorsque le mode de fonctionnement de la mémoire tampon à aucun délai est utilisé pour Stratix V

Environnement

    Édition d'abonnement Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Si vous utilisez le mode de fonctionnement de la mémoire tampon à zéro retard, le Fitter ne peut pas placer de LP et générer des messages semblables à ce qui suit :

Error: Could not place pin .

Résolution

Placez manuellement le nœud de sortie de l’horloge externe à un emplacement Affectation. L’emplacement dépend de l’emplacement PLL et de la cible Appareil.

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FPGA Stratix® V

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