Lors de l’implémentation du protocole OBSAI à l’aide du PHY de latence déterministe dans Arria® périphériques V GZ et Stratix® V, il est possible que vous ne atteigniez pas rx_syncstatus lorsque des modèles d’inactivité, de IDLE_ACK et de IDLE_REQ sont envoyés pendant le processus de liaison. Vous pouvez réaliser une synchronisation en retriggant rx_patternalign ou en mettant en avant rx_digitalreset.
Cela s’applique au PHY de latence déterministe possédant la configuration suivante :
- Débit de données : 6,144 Gbit/s ou 3,072 Gbit/s
- Largeur de données PMA-PCS : 20 bits
Pour contourner ce problème, suivez ces étapes :
Pour les versions du logiciel Quartus® II avant la version 14.0 :
- Fichier une assistance Intel PreSales pour obtenir un correctif logiciel (patch0.87).
- Une fois le correctif installé, ajoutez la cession suivante à votre fichier de paramètres Quartus II (.qsf).
set_global_assignment nom VERILOG_MACRO « SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\ » - Densifier l’IP de latence déterministe.
- Recompilez votre conception.
Pour les versions 14.0 et ultérieures du logiciel Quartus II :
- Ajoutez la cession suivante à votre fichier .qsf.
set_global_assignment nom VERILOG_MACRO « SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\ » assert_sync_status_imm\ » - Densifier l’IP de latence déterministe.
- Recompilez votre conception.
- Si vous implémentez les protocoles CPRI et OBSAI dans un seul appareil, ouvrez une assistance Intel PreSales pour obtenir une assistance supplémentaire