ID de l'article: 000080674 Type de contenu: Dépannage Dernière révision: 11/04/2019

Pourquoi le basculement du signal reset_status après la publication du signal pin_perst dans l’interface STRATIX® V Avalon® ST pour PCIe* IP ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP hard IP pour PCI Express* Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lors de l’utilisation de l’interface V Avalon®-ST Stratix® pour l’IP PCIe*, vous pouvez observer le basculement du signal reset_status après la publication du pin_perst et avant que le signal ltssmstate atteigne Polling.Active (0x2). Vous pouvez ignorer ce comportement en toute sécurité et échantillonner reset_status signal jusqu’à ce que le signal ltssmstate soit supérieur à celui de Polling.Active (0x2).

    Résolution

    Ces informations seront ajoutées dans une prochaine version du Guide de l’utilisateur de la solution STRATIX® V Avalon® ST pour le guide de l’utilisateur de la solution PCIe*.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.