ID de l'article: 000080669 Type de contenu: Dépannage Dernière révision: 01/07/2019

Pourquoi le bit de registre CSR tx_ready_err est-il signalé après la réinitialisation de l’IP JESD204C dans le Intel® Stratix® 10 périphériques ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Une fois que le lien IP JESD204C est en place dans le Intel® Stratix® 10 périphériques, si une réinitialisation à chaud est appliquée à l’IP, un bit de registre CSR inattendu tx_ready_err peut être signalé juste après la réinitialisation de l’IP.

    Cela est dû à la réinitialisation de l’émetteur-récepteur et à tx_ready après que le mgmt_clk (avs_clk domaine) soit hors de la réinitialisation.

    Résolution

    Pour contourner ce problème, procédez comme suit :

    1. Effacez l’interruption d’erreur.

    2. Pour éviter l’interruption, prolongez la réinitialisation du mgmt_clk (avs clk domain) lorsqu’il y a une réinitialisation IP, pour éviter que des erreurs soient signalées pendant la période de réinitialisation.

    Ce problème devrait être résolu dans la prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Stratix® 10 TX

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