ID de l'article: 000080667 Type de contenu: Dépannage Dernière révision: 16/03/2021

Pourquoi la sortie du logiciel Intel® Stratix® 10 CIC Intel® FPGA IP Core for Intel® Quartus® Prime Pro Edition version 18.1 software generated example design est-elle bloquée à 0 en simulation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP CIC
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec le Intel® FPGA IP CIC Intel® Stratix® 10 dans Intel® Quartus® logiciel Prime Pro Edition version 18.1, vous pouvez observer la sortie de cette IP bloquée à 0 dans la simulation lorsque l’IP est configurée avec le type de filtre Décimateur et que la fonction « Activer le facteur de variation de taux variable » est activée.

    Résolution

    Pour contourner ce problème, modifiez l’entrée de données brutes dans cic_ii_0_example_design_tb_input.txt dans le répertoire test_data au format suivant :

    données1, facteur1

    données2, facteur2

    ...

    Par exemple :

    0,8

    16,8

    ...

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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