ID de l'article: 000080665 Type de contenu: Information et documentation de produit Dernière révision: 21/03/2019

Comment fournir l’horloge du bus d’interface avancé (AIB) à l’IP matérielle E-tile pour IP de FPGA Ethernet Stratix® 10 à l’aide d’un IOPLL ou d’un PHY natif en mode PLL ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP hard IP E-tile pour Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’une restriction dans la version actuelle de l’IP matérielle E-Tile pour Ethernet Stratix® 10 FPGA IP, la source d’horloge externe ne peut pas être utilisée comme entrée pour fournir à l’horloge AIB.

    Résolution

    Cette capacité devrait être ajoutée à une future version du logiciel Quartus® Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

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