ID de l'article: 000080661 Type de contenu: Messages d'erreur Dernière révision: 24/06/2019

Erreur (16186) : impossible de supprimer la hiérarchie des utilisateurs de haut niveau : « Informations VHDL at pcie_example_design.vhd(1337) : retour à vhdl pour continuer l’élaboration »

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la Intel® Stratix® 10 Avalon® -ST Hard IP pour PCIe* Design Example version 18.1 , vous pouvez observer cette erreur lorsque l’option « Générer un format HDL » est définie sur VHDL.
     

    Résolution

    Pour contourner ce problème, dans la Intel® Quartus® version 18.1 du logiciel Prime Pro Edition, définissez l’option « Générer un format HDL » sur Verilog. Ce problème a été résolu à partir de la version 19.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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