En raison d’un problème dans la version 18.1 et les versions antérieures du logiciel Quartus® Prime Pro Edition, vous pouvez voir l’attribut de style de RAM codé HDL indiqué dans le rapport de synthèse, le traitement > le rapport de compilation > les affectations de source de synthèse > > d’affectation au niveau de source ignorée.
Cela se produit lorsque vous avez un attribut ramstyle écrit dans le code Verilog HDL ou VHDL pour votre conception, comme ci-dessous.
Verilog : (* ramstyle = « M20K » *) reg [<msb> :<lsb>] <variable_name>[<msb> :<lsb>] ;
VHDL : attribut ramstyle : chaîne ;
attribut ramstyle de <objet> : <object_class> est <string_value> ;
Il est prudent d’ignorer le rapport pour « Ignored Source Level Assignments » pour « ramstyle ». La RAM sera toujours implémentée correctement dans Fitter. Il est indiqué dans le rapport fitter sous le rapport Fitter -> Place Stage -> RAM Summary .
Ce problème est résolu à partir de la version 21.1 du logiciel Quartus® Prime Pro Edition.