ID de l'article: 000080627 Type de contenu: Dépannage Dernière révision: 06/02/2018

Erreur (332000) : ne peut pas lire « pll_instance_name » : aucune de ces variables

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Interfaces et contrôleurs de mémoire
  • FPGA Intel® IP LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 17.1 et antérieure du logiciel Intel® Quartus® Prime Pro Edition, il est possible que vous voyiez ce message d’erreur lors de la compilation d’une conception comprenant l’IP LVDS. Ce problème se produit lorsque l’IP est en mode PLL externe et cible un périphérique Intel Stratix® 10.

    Résolution

    Pour contourner ce problème, veuillez commenter la ligne suivante dans le fichier LVDS IP SDC

    set_max_delay_in_fit_or_false_path_in_sta_through_no_warn ${pll_instance_name}|lock $max_delay

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel Quartus Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

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