Dans l’éditeur de composants Platform Designer (Standard), vous pouvez voir que toutes les entrées et sorties n’ont pas été ajoutées après l’exécution des fichiers de synthèse d’analyse. Cela se produit lorsque les E/S sont de types VHDL tels que les types bit, std_ulogic ou personnalisés
Pour contourner cette limitation, ajoutez les ports manuellement à votre composant ou utilisez std_logic type E/S.