ID de l'article: 000080537 Type de contenu: Dépannage Dernière révision: 23/11/2011

Erreur de simulation QDR II et contrôleur SRAM QDR II avec UniPHY

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Incohérence entre la définition et l’instanciation du module peut entraîner que certains simulateurs produisent un message d’erreur.

Résolution

La solution à ce problème consiste à modifier manuellement les oct_control.v fichiers et clock_pair_generator_config.v les, et supprimez les noms de ports spécifiques de chacun, comme décrit ci-dessous.

Noms de ports à supprimer de clock_pair_generator_config.v

Fichier:

/rtl/_clock_pair_generator_config.v

Module:

arriaii_pseudo_diff_out

Exemple:

pseudo_diffa_0

Noms de ports à supprimer :

.dtc .dtcbar .oeœœst .oeout .dtcin .oein

Noms de ports à supprimer de oct_control.v

Fichier:

/rtl/_oct_control.v

Module:

arriaii_termination_logic

Exemple:

sd2a_0

Noms de ports à supprimer :

.scanout .s2pload .scanclk .scanenable .scanin .serdata

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Circuits programmables Intel®

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