En raison d’un problème dans la version 19.3 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, vous pouvez voir les messages d’erreur de synthèse ci-dessous lorsque vous migrez une conception qui contient deux ou plusieurs blocs DSP d’un périphérique Intel® Stratix® 10 à un périphérique Intel Agilex® 7. Cette erreur ne se produit que dans VHDL mais pas Verilog HDL.
Erreur (17900) : Pour activer correctement la fonctionnalité chainadder, le port CHAININ pour bloc DSP WYSIWYG « |_DSP0 » doit être connecté depuis le port CHAINOUT du bloc DSP précédent.
Erreur (17860) : La largeur de port CHAININ pour le bloc DSP WYSIWYG " |_DSP0 " doit être de 64 bits lorsque le paramètre use_chainadder est défini sur « true ».
La synthèse interprète incorrectement la largeur de chaîne des blocs DSP comme 0. Vous devrez peut-être la modifier en conséquence en fonction de vos exigences de conception.
Pour contourner ce problème, vous pouvez double-cliquer sur le message d’erreur de synthèse et modifier manuellement le bloc DSP en ajoutant la largeur de port CHAINOUT pour le périphérique Intel Agilex®.
Reportez-vous à l’exemple de code suivant :
nom
CARTE GÉNÉRIQUE (
operation_mode = > « m27x27 »,
clear_type = > « sclr »,
...
chain_inout_width => < basé sur la valeur de votre conception>, // Ajoutez ce code
output_clken = > « 1 »
)
CARTE DES PORTS (
lk =>lk,
...
chainout => ... // assurez-vous que ce port est ici avant d’ajouter le code ci-dessus
);
Ce problème est résolu à partir de la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition.